グーグルも参加、AI推論向けメモリ技術「HBF」初のオープン仕様をSKハイニックスとサンディスクが公開

SKハイニックスとサンディスクは、High Bandwidth Memory（HBM）と従来のSSDの中間に位置する新たなメモリ階層「High Bandwidth Flash（HBF）」のオープン技術仕様を公開した。GoogleとTenstorrentもすでにコンソーシアムに参加しており、AI推論におけるメモリ容量の課題解決に向けた標準化が進み始めた。最初のメモリサンプルは2026年後半、HBFを組み込んだAI推論デバイスは2027年初頭の登場が見込まれているが、いずれも現時点では目標または予測であり、ベンチマーク可能なHBFチップはまだ存在しない。

■HBFのオープン仕様が公開

SK HynixとSandiskは8月4日、カリフォルニア州サンタクララで開催された「Future of Memory and Storage（FMS）」カンファレンスにおいて、High Bandwidth Flash（HBF）初のオープン技術仕様を公開した。この標準規格は、High Bandwidth Memory（HBM）と従来のSSDの中間に位置する新たなメモリ階層を定義するものであり、NANDフラッシュで特に問題となる2つの弱点が、想定するワークロードには実質的に当てはまらないとの考えに基づいている。

この仕様はOpen Compute Project（OCP）を通じて公開された。8層および16層のNANDダイ積層を用いて最大512GBの容量をサポートし、約0.4TB/sから3.0TB/sまでの3段階の帯域幅グレードを定めている。また、ホストインターフェースにはUniversal Chiplet Interconnect Express（UCIe）規格を採用した。この選択は、HBFが広範なチップレットエコシステムの標準となるか、2社だけの独自ソリューションにとどまるかを左右する可能性がある。

GoogleとTenstorrentもすでにHBFコンソーシアムに参加している。8月6日にはFMSにおいて、SK Hynix、Sandisk、Googleの3社が「High Bandwidth Flashによるメモリの壁の打破」と題するパネルディスカッションに登壇する予定だ。

■「メモリの壁」の実態とフラッシュが候補になった理由

大規模言語モデル（LLM）の推論リクエストでは、モデルの重みをメモリから継続的に読み出す必要がある。100万トークンのコンテキストウィンドウを持つ700億パラメータのモデルでは、1人のユーザーに対して約320GBのアテンションメモリ、いわゆるキーバリューキャッシュが生成される。これは、最上位クラスのAIアクセラレータに搭載されるHBMサブシステム全体の容量の数倍に相当する。

この容量超過分をどこかに置かなければならないが、これまでの主な選択肢は、高速だがスタックあたり約48～64GBに制限されるHBM、容量は多いものの帯域幅がHBMの数分の一にとどまる従来型DRAM、容量は十分でも帯域幅が数十GB/s程度でAIパイプラインの要求を大きく下回るNVMe SSDだった。

HBFは、この隙間を埋めるように設計されている。HBMと同様の高密度積層アーキテクチャを用いてNANDフラッシュダイを垂直に積み重ね、PCIeバスではなくUCIeチップレットリンクを介してホストプロセッサに接続する。その結果、HBMと比べてスタックあたり約10倍の容量というNANDの高密度性と、従来型SSDを桁違いに上回る帯域幅の両立を目指せる。

■NANDの弱点がこのワークロードでは問題になりにくい理由

NANDフラッシュには、よく知られた2つの技術的制約がある。1つ目は書き込み耐久性だ。フラッシュセルは有限回の消去・書き込みサイクルで劣化するため、頻繁に書き込むワークロードには適していない。2つ目は読み取りレイテンシで、HBMが数十ナノ秒であるのに対し、NANDの読み取りには約10マイクロ秒かかるとされ、原文では約100倍の差があるとしている。また、読み取りはページ単位で行われ、実際に要求されるデータが小さくても、最小4～16KBのまとまりで読み出す必要がある。このため、小規模なランダム読み取りでは実効帯域幅が低下する。技術的な分析でも、これらは単なるマーケティング上の印象ではなく、実際の制約だと確認されている。

ほとんどのストレージワークロードでは、これらの制約は重大な問題になる。しかしAI推論については、エンジニアらは、想定するワークロードでは影響が小さいと主張している。

重要なのは、HBFが保持すると想定される推論時のモデルの重みが、基本的に読み取り専用であることだ。重みは学習後に固定される。固定された重みを推論用に保存するデバイスには、動作中ほとんど書き込みが発生しないため、書き込み耐久性を左右する消去・書き込みサイクルは実質的に蓄積しない。

HBMとの大きなレイテンシ差には、アーキテクチャで対処する。推論時にはモデルの重みが予測可能な順序で読み出されるため、GPUが要求する前に、次のデータをHBFからプリフェッチできる。これにより、レイテンシによる不利の大部分を隠蔽できるという。また、AIの重みテンソルは小さなランダム断片ではなく、大きな連続ブロックとして読み込まれるため、ページ単位の読み取りとも相性がよい。推論用途におけるNANDの研究も、このアーキテクチャ上の考え方を支持している。

arXivで公開された論文「Challenges and Research Directions for Large Language Model Inference Hardware」は、このトレードオフについて、HBFの弱点を「書き込み回数の制限と長い読み取りレイテンシ」とする一方、「HBFは、推論時の重みや変化の遅いコンテキストなど、更新頻度の低いデータを保持しなければならない」と説明している。これは、HBFが想定する用途そのものだ。同論文は、FMSのコンソーシアムパネルに登壇予定のGoogle DeepMindのエンジニア、Xiaoyu Ma氏も共同執筆している。

■H³ハイブリッドアーキテクチャのシミュレーションが示したこと

SK Hynixは2026年初め、H³アーキテクチャについて説明するIEEE論文を発表した。これは、HBMとHBFのスタックをGPUとともに同じシリコンインターポーザ上に配置し、プロセッサが単一のアドレス空間を通じて両方のメモリに統合的にアクセスできるようにするハイブリッド設計だ。SK Hynix Researchの概要では、そのルーティング機構も詳しく説明されている。

H³では、HBMのベースダイにメモリ要求を振り分けるアドレスデコーダを設ける。アクティベーションや中間計算状態などの動的データはHBMへ、固定されたモデルの重みや事前計算済みの共有キーバリューキャッシュなどの読み取り専用データはHBFへ送られる。GPUからは、両方が単一の連続したメモリプールとして見える。

NVIDIA Blackwell B200 GPUに8つのHBM3Eスタックと8つのHBFスタックを組み合わせたシミュレーションでは、HBMのみの構成と比べて、ワットあたりのスループットが2.69倍に向上した。1,000万トークンのキーバリューキャッシュを使うワークロードでは、H³構成はHBMのみのシステムに対して6.14倍のスループットを示し、18.8倍のバッチサイズを実現した。これは、HBMのみの構成では32基のGPUを必要とするワークロードを、シミュレーション上ではH³システムの2基のGPUで処理できたことを意味する。

ただし、これらの数値は慎重に受け止める必要がある。SK Hynix自身のエンジニアリングモデルによるシミュレーション結果であり、出荷済みハードウェアを使った独立機関のベンチマークではない。現時点では、ベンチマーク可能なHBFシリコンも存在しない。

同じシミュレーションでは、HBFの帯域幅を公称値から50％引き下げても、H³構成がHBMのみのシステムを上回った。これは、現実の環境で一定の性能変動が生じても、このアーキテクチャが有効である可能性を示唆している。

■UCIeが重要なアーキテクチャ上の選択である理由

HBFとホストプロセッサを結ぶインターコネクトは、単なる実装上の細部ではない。HBFが広く採用される標準規格になるか、それとも創設した2社のロードマップに限定されるかを左右する要素だ。

HBFはホストインターフェースとしてUCIeを採用している。UCIeはUniversal Chiplet Interconnect Expressの略で、半導体ダイ同士がパッケージレベルで通信する方法を定めるオープンなチップレットインターコネクト規格だ。2Dと2.5Dのパッケージ構成を対象としている。

UCIeコンソーシアムは2025年8月にバージョン3.0を公開し、ピークデータレートを64GT/sに倍増させたほか、サイドバンドの到達距離を100ミリメートル、約3.9インチまで延長した。これは、単一パッケージ内の複雑なマルチダイ構成を支えられる物理的距離である。UCIe 3.0の公開によって、HBFが基盤とする技術的な土台が整った。

すでにUCIeに対応するGPU、CPU、カスタムAIアクセラレータであれば、専用コントローラや独自のリンクネゴシエーションを新たに設けることなく、HBFを統合できる可能性がある。ハードウェアインターフェースがすでにオープンな規格として定義されているためだ。

StorageReviewはFMS 2026の報道で、両社の戦略について次のように指摘した。「SandiskとSK Hynixの戦略は明確だ。競合他社が代替規格を定義する前に、OCPを通じて早期かつオープンに公開し、HBFをAIストレージ市場の事実上の標準として位置づけることである」

仮にSandiskとSK HynixがHBFを独自インターフェースで構築していれば、GPU設計企業はそれぞれ個別の統合作業を迫られ、この技術の成否は両社の直接顧客による購買判断に依存していただろう。UCIeを基盤とすることで、HBFの普及は、AMD、Intel、Qualcomm、TSMCなどが主要貢献企業として参加する、より広範なチップレットエコシステムと結び付く。

■Googleの参加が示唆するもの

創設メンバーであるSK HynixとSandiskに加えて、GoogleとTenstorrentがHBFコンソーシアムに参加したことは、Converge DigestによるFMSの報道でも伝えられている。

このうち、Googleの参加は特に大きな意味を持つ。Google DeepMindは世界有数のAI研究組織であり、メモリアーキテクチャの選択がエネルギー消費やインフラ設備投資に直結する規模でAI推論を運用するハイパースケーラーでもある。

商用デバイスが存在しない段階でハイパースケーラーが標準化コンソーシアムに加わることは、一般に、社内チームがその技術を評価し、長期的なインフラ計画で検討する価値があると判断した可能性を示す。購入を決定したことを意味するわけではないが、標準化という観点では、技術の不確実性を大きく引き下げる材料になる。

半導体アーキテクトのJim Keller氏が率いるAIチップスタートアップのTenstorrentは、メモリ階層の効率性とオープンなインターコネクト規格に重点を置いたAI推論アクセラレータを開発している。この方針は、UCIeを基盤とするHBFのアプローチと直接合致する。Keller氏も公の場で、AI推論は主としてメモリとネットワークの問題だと繰り返し位置づけてきた。これはHBFが対処しようとしている問題そのものだ。

8月6日には、SK HynixのバイスプレジデントであるLim Eui-cheol氏、SandiskのバイスプレジデントであるRajeev Nagabhirava氏、Google DeepMindのシニアスタッフエンジニアであるXiaoyu Ma氏が、FMS 2026のパネルディスカッション「High Bandwidth Flashによるメモリの壁の打破」に登壇する予定だ。同技術を推進する主要メンバーが初めて公の場にそろう機会となる。パネルの詳細はSK Hynixのニュースルームでも確認されている。

■SK Hynixの375層NANDが将来のHBFを支える

HBF標準の発表と並行して、SK HynixはFMS 2026において、第10世代のV10 4D NANDウェハーを初めて公開した。375層の設計で、同社によると前世代と比べてワットあたりの性能が2.5倍に向上しているという。同社は2027年初頭に、このNANDを使ったエンタープライズSSDの量産を開始する計画で、AIデータセンターを主な対象としている。

電力効率の数値は、単純な記録密度の向上と同じくらい重要だ。大規模なAI推論インフラを構築するデータセンター事業者は、ラックに供給でき、熱として排出できる電力の物理的な上限による制約を強く受けるようになっている。

NANDレベルでのワットあたり性能が2.5倍になれば、その効果は数千台のサーバーに積み重なる。大規模な導入では、施設の電力上限に収まるか、電力設備の拡張が必要になるかを分ける可能性がある。

■公開された仕様は2030年までに製品化されるのか

オープン標準の公開から量産シリコンの提供までには、数年にわたるエコシステム開発が必要となる。HBF仕様はチップが実装すべき内容を定める出発点であり、そのチップがすでに存在することを意味するものではない。

Sandiskは、最初のHBFメモリサンプルを2026年後半に提供することを目標としている。HBFを組み込んだ最初のAI推論デバイスは、2027年初頭に登場すると見込まれている。Sandiskは1年以上にわたって物理的なHBFプロトタイプを開発しており、原文は、これらのマイルストーンは達成可能だと評価している。2025年8月に発表されたSandiskとSK HynixのMOU（覚書）でこのスケジュールが示され、その後の発表でも変更されていないという。

より厳しい制約となるのは、業界全体のAIアクセラレータへ量産規模で展開するまでの時間だ。このスケジュールは、GPUやカスタムASICにおけるUCIeチップレットの採用と連動する。

半導体の設計には通常、仕様策定から量産チップまで3～4年かかる。UCIe 3.0は2025年8月に公開されたため、UCIe 3.0にネイティブ対応したチップレット製品が広く登場する時期は、2028～2029年になると予測される。「2030年より前」の広範な展開を目指すHBFの計画は、この開発スケジュールに照らせば現実的だが、チップレットエコシステムの開発が予定どおり進むことが前提になる。

SK HynixのエグゼクティブバイスプレジデントであるKim Chun-sung氏は、FMS 2026の基調講演で次のように述べた。「AIアプリケーションの急速な普及に伴い、データ処理構造全体を再設計しなければならない段階に来ています。HBFを通じて、SK Hynixはメモリとストレージの境界を広げ、システム全体の効率を高める新しいアーキテクチャの構築に貢献します」

OCPを通じて仕様を早期に公開する競争上の狙いは明快だ。最初にオープン標準を確立した陣営は、後発企業が相互運用性を確保する際の基準点になり得る。

SamsungはFMS 2026において、同じAI推論の容量問題を対象とする「zHBM」と「zNAND-O」のコンセプトを明らかにした。しかし、現時点では、いずれにも公開されたオープン仕様はない。HBFにはすでに公開済みのオープン仕様があり、GoogleとTenstorrentもコンソーシアムに参加している。このため、フラッシュをメモリとして利用する標準化競争では、HBFが先行している。

■注目ポイントQ&A

●High Bandwidth Flashとは何ですか？HBMや通常のSSDとはどう違うのですか？

High Bandwidth Flash（HBF）は、メモリ階層においてHBMとSSDの中間に位置づけられる新しい技術です。従来のSSDはPCIeレーン経由でホストプロセッサに接続し、数十GB/sの帯域幅を提供します。High Bandwidth Memory（HBM）はDRAMダイを垂直に積層し、スタックあたり約2～3TB/sの帯域幅を提供しますが、物理的な制約から容量はスタックあたり約48～64GBに限られます。

HBFはHBMと同様にNANDフラッシュダイを垂直に積み重ね、PCIeではなくUCIeチップレットリンクで接続します。スタックあたり最大512GB、HBM4スタックの約8～10倍の容量を想定し、0.4TB/sから3.0TB/sまでの帯域幅を目標としています。

ただし、レイテンシに敏感で書き込みの多い計算に必要なHBMを置き換えるものではありません。HBFは、HBMの容量に収まらない大量の読み取り中心データを保存するという、容量面の課題に対応するために設計されています。

●HBFは実際の量産AIチップでいつ利用可能になりますか？

Sandiskは、最初のHBFメモリサンプルを2026年後半に提供することを目標としています。HBFを組み込んだ最初のAI推論デバイスは、2027年初頭に登場すると見込まれています。

業界全体で大規模に展開するには、GPUやカスタムASICにおけるUCIeチップレットエコシステムの成熟が必要です。UCIe 3.0は2025年8月に公開されました。半導体の設計サイクルには通常、仕様策定から量産チップまで3～4年かかるため、UCIe 3.0にネイティブ対応したシリコンが広く登場する時期は2028～2029年と予測されます。2030年より前の商用化を目指すHBFの計画は、このスケジュールに照らせば現実的ですが、エコシステムの開発が順調に進むことが前提です。

●AI推論では、NANDフラッシュの書き込み耐久性や読み取りレイテンシが問題になりにくいのはなぜですか？

学習済みAIモデルの動作を定める数十億の数値パラメータであるモデルの重みは、学習後に固定され、推論中は読み取り専用になります。固定された重みを推論用に保存するデバイスには、動作中ほとんど書き込みが行われません。このため、この用途ではNANDの書き込み耐久性を左右する消去・書き込みサイクルが実質的に蓄積しません。

HBMとの大きなレイテンシ差については、アーキテクチャで対処します。推論では予測可能な順序で重みを読み出すため、システムはGPUが要求する前にHBFから次のデータブロックをプリフェッチし、遅延の大部分を隠蔽できます。HBFの既知の制約が、対象とするワークロードでは重大な問題になりにくいとされるのはこのためです。

●GoogleがHBFコンソーシアムに参加したことは、普及に向けて何を意味しますか？

商用化前の段階でハイパースケーラーが標準化コンソーシアムに参加することは、半導体業界における強い需要シグナルになり得ます。Googleの参加は、同社がHBFをインフラ用途の候補として本格的に評価する可能性を示唆しています。

ただし、初期段階でのコンソーシアム参加は、調達の確約を意味するものではありません。一方で、主要なハイパースケーラーが加わることは、標準規格の長期的な実現可能性に関する不確実性を引き下げる材料になります。また、ハイパースケールの推論ワークロードから得られる技術的なフィードバックが仕様策定に反映されれば、HBF仕様が実際のAIシステムのアーキテクチャに適合する可能性も高まります。

元記事: High Bandwidth Flash Wins Google Backing Before Any Chip Exists, Samsung Left Without Open Spec