東芝: 0.13μm世代のアナログパワー半導体向けに 高いHBM耐量と負電圧耐性を両立した完全分離型Nチャネル-LDMOSの開発

東芝: 0.13μm世代のアナログパワー半導体向けに 高いHBM耐量と負電圧耐性を両立した完全分離型Nチャネル-LDMOSの開発

（東京）- （ビジネスワイヤ） -- 東芝は、業界最先端である0.13μm世代のアナログパワー半導体向けに、従来トレードオフの関係にあった人体帯電モデル^注１（HBM）耐量と負電圧耐性を両立した完全分離型NチャネルLDMOS^注２の素子を開発しました。本技術の詳細を、札幌で開催されるパワー半導体国際学会「ISPSD2017」にて、本日発表しました。

近年、電気自動車やハイブリット自動車の普及を背景に、車載アナログICやパワーICの分野において、高い負電圧にも耐えられる完全分離型NチャネルLDMOSの開発が進んでおり、特に40Vを超えるような高い電圧にも対応する素子の需要が増しています。一方、半導体製品に求められるHBM耐量と負電圧耐性はトレードオフの関係にあり、両指標を同時に高い値にするためには、素子サイズを大きくしなければならず、小型化や製造コストの抑制が課題でした。また、HBM耐量は、実際に素子を製造することなく数値を把握することが困難な指標であり、HBM耐量を推測できる代替の指標が求められていました。

そこで当社は、素子のサイズを抑えながら、HBM耐量と負電圧耐性間のトレードオフを改善するため、デバイス特性のシミュレーションにて多様な指標を検証し、ドレイン直下の電界強度（以下、EUD^注3）が、HBM耐量に依存することを見出しました。また、EUDを用いて、素子構造および半導体材料の濃度を調整して素子特性の最適化を実施し、HBM耐量および負電圧耐性を改善することに成功しました。本指標を用いて25Vから96Vまでの完全分離型NチャネルLDMOSを開発しています。HBM耐量改善の成果として、80V耐圧系では、HBM耐量の基準であるHBM±4kVを満たす完全分離型NチャネルLDMOSのサイズを最適化前に比較して46%縮小しました。

当社は、2016年度に本技術を適用したBiCD-0.13G3プロセス^注４の車載アナログ半導体を試作し、2018年から量産する予定です。今後も、完全分離型NチャネルLDMOSのラインナップ拡充や特性の向上を実現することにより、自動車の軽量化、高性能化などのニーズに対応していきます。

注１ HBM（Human Body Model）：人体が静電気の発生源となり、そこから静電気放電が生じることでデバイスに損傷を起こすことを想定したモデルのこと。

注２ 完全分離型NチャネルLDMOS：基板に対して電気的に完全分離することで、ドレインとソース間の電界強度を緩和する構造にした横型MOSトランジスタのこと。

注３ EUD（Electrical field of under Drain region）：ドレイン電極下部における電界の強さのこと。

注４ BiCD-0.13G3プロセス：当社がラインアップしている0.13um世代のアナログパワー半導体プロセスのひとつ。当社では、トランジスタに加えて、抵抗やキャパシタなどの受動素子を混載し、主に車載向けの「BiCD-0.13G1/G2/G3」、主にモーター制御向けの「CD-0.13G3」、主に電源向けの「CD-0.13G1/G2」があり、用途に合わせたプロセスの選択が可能です。





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