TSMCがIntel「EMIB」対抗技術を開発か、CoWoSの限界とAI半導体競争の行方

台湾TSMCが、競合するIntelの先進パッケージング技術「EMIB」に似た新技術を、Kinsus Interconnect Technologyと共同開発していると報じられた。AIチップの大型化と既存技術「CoWoS」の供給制約が背景にある。次世代AIチップのパッケージング市場では競争が新たな局面を迎えつつあるが、新技術の具体的な仕様や実用化時期はまだ明らかになっていない。

■競合技術の名を冠した新プロジェクト

The Informationの報道によると、TSMCはKinsus Interconnect Technologyと提携し、新しいパッケージングアーキテクチャを開発している。Wccftechをはじめ、複数のテクノロジーメディアもこの情報を独自に裏付けたとされる。社内ではこのプロジェクトを、Intelの「Embedded Multi-die Interconnect Bridge」の頭文字を取って「EMIB-like（EMIBライク）」と呼んでいるという。競争上の立ち位置が重視される業界において、この名称の選択は一種の承認とも受け取れる。複雑なAIチップを組み立てるIntelのアプローチが、世界最大の半導体受託製造企業であるTSMCがそれを参考にした技術を開発するほど、信頼性のあるものになったということだ。

この情報は7月30日木曜日のThe Informationの報道で明らかになり、昼前には市場に伝わった。正午までにTSMCの株価は約7％上昇し、Intelの株価も13％以上上昇した。この同時株高は、アナリストが同日の午前中に言葉で説明していた見方を数字で示すものとなった。つまり、AIパッケージング市場は両社が同時に恩恵を受けられるほど大きく、TSMCが競合技術をモデルにした新プログラムを進めることは、市場の分割ではなく拡大を示しているという見方だ。

■限界に直面するCoWoS、TSMCも認識する供給制約

長年にわたり、TSMCの「Chip-on-Wafer-on-Substrate（CoWoS）」プラットフォームは、AIチップの組み立てにおける圧倒的な標準技術だった。この技術は、AIアクセラレータの生産工程の最終段階を担う。ロジックダイとHBM（High Bandwidth Memory、高帯域幅メモリー）のスタックをシリコンインターポーザ上に並べて配置し、従来の回路基板では実現できない帯域幅で信号をやり取りさせる。CoWoSがなければ、製造された3ナノメートルプロセスのウェハーを機能するAIチップとして完成させることはできない。組み立てられたユニットは有機基板に実装され、チップ出荷前の最終工程を迎える。

その制約は構造的なものだ。CoWoS用インターポーザの製造には専用のシリコン製造工程が必要であり、インターポーザ自体もウェハーとして製造される。CoWoSインターポーザを外部から調達できる一般市場は存在せず、HBMの統合を必要とするチップ設計企業にとって、TSMCのパッケージングラインに代わる選択肢はない。この囲い込まれた供給体制は強みであると同時に、ボトルネックにもなっている。7月16日の決算説明会で、TSMCのC.C. Wei CEOはこの問題を率直に認め、同社のパッケージング能力が極めて逼迫し、顧客の成長を制約する状況になっているとアナリストに説明した。

CoWoSの生産能力は2026年いっぱいに加え、2027年に入ってからの相当期間まで、すでに予約で埋まっている。構成によってはリードタイムが52〜78週に達している。TSMCは、2024年後半に月間約3万5000枚だったCoWoS向けウェハー投入量を、2026年末までに月間13万枚へ引き上げる計画で、4倍近い増加となる。それでも同社の予測では需要に届かない。アナリストは2026年の需給ギャップを約20％と見積もっており、注文の5件に1件を予定どおり処理できない計算になる。

その結果、受注待ちの列は数年先まで延び、Intelが過去4年ほどかけて活用する準備を進めてきた競争上の機会が生まれている。

■TSMCが動かざるを得なかった理由、スケールをめぐる物理的制約

TSMCの方向転換を促す圧力は、競争面だけでなく物理的な制約からも生じている。AIアクセラレータは世代を追うごとに大型化している。一方、半導体の製造工程には、1回の露光で形成できるチップの最大面積を示す「レチクル限界」がある。これは約858平方ミリメートルで、1辺約29ミリメートルの正方形に相当する。NvidiaのGPUダイやハイパースケーラーのAIチップがその限界に近づき、あるいは超えるようになると、チップ設計企業は複数のダイを組み合わせたシステムを構築しなければならない。そこで採用するパッケージング方式が、完成するパッケージの大きさと効率を左右する。

ここでEMIBには、単なる供給不足だけでは説明できないアーキテクチャ上の優位性がある。TSMCの第1世代プラットフォームであるCoWoS-Sでは、パッケージ底面の全体を覆う一体型のシリコンインターポーザを使用する。そこには、TSV（Through-Silicon Via、シリコン貫通電極）と呼ばれる、銅を充填した垂直方向の接続部分が設けられている。インターポーザは極めて高い相互接続密度を実現するが、パッケージサイズに応じて大きくなるため、チップが大型化するほどコストも上昇する。

現在のCoWoS-Sは、レチクル限界の約3.3倍に相当するパッケージをサポートする。TSMCのCoWoSロードマップでは、近い将来に5.5倍、2027年までに9.5倍へ拡大する計画だ。一方、IntelのEMIBは現在、レチクル限界の8倍を超えるパッケージに対応し、2028年までに12倍以上を目標としている。パッケージの外形は120mm×180mmを超え、24個以上のHBMスタックと、38カ所以上のEMIB-Tブリッジ接続を収容できるとしている。

IntelのEMIBは根本的に異なるアプローチを採る。パッケージ底面の全体をシリコンで覆うのではなく、小型の局所的なブリッジダイを有機基板へ直接埋め込む。ブリッジを配置するのは、隣接する2つのダイが高密度のデータを交換する必要がある場所だけだ。チップレットは基板上に直接配置され、下部に全面的なシリコン中間層を置かず、埋め込まれたブリッジを介して1回の接合工程で接続される。その結果、コストと製造の複雑さが過度に大きくなるまで、パッケージをより大型化できる。

Intel Foundryを率いるNaga Chandrasekaran氏は、Intelのパッケージング事業を取り上げたWiredの特集記事で、その重要性を次のように述べている。「シリコンそのもの以上に、チップパッケージングは、このAI革命が今後10年間でどのように実現していくかを変えることになる」

TSMCのエンジニアが新プログラムを「CoWoS-X」などの名称ではなく「EMIB-like」と呼んでいることは、既存アーキテクチャの延長というより、異なるアーキテクチャを取り入れようとしていることを示唆する。この違いは重要だ。次世代AIチップに必要となるパッケージ規模では、埋め込みブリッジ方式に、TSMCのインターポーザベースのプラットフォームにはないアーキテクチャ上の特性があることを意味するからだ。

■Kinsusの役割、基板サプライヤーから共同開発パートナーへ

TSMCの新プログラムは、台湾を拠点とするIC基板およびBGA基板メーカー、Kinsus Interconnect Technologyと共同で開発されている。同社は長年、半導体組み立てのサプライチェーンへ製品を供給してきた。これまでKinsusは、AIパッケージングをめぐる動きの中では、サプライチェーンを構成する一社という位置付けだった。台湾の主要基板メーカー3社の一角として、UnimicronやNan Ya PCBと並んでフル稼働を続け、先端製品の生産ラインは年末までAI関連プログラム向けに割り当て済みとされる。

TSMCとの提携によって、Kinsusの立ち位置は大きく変わる。EMIBライクなパッケージングアーキテクチャの共同開発パートナーとして、単なる部品サプライヤーから技術開発の協力企業へ移行する。TSMCが指定する基板を製造するだけでなく、新プログラムに必要な埋め込みブリッジ基板技術の開発も担うことになる。アナリストによると、Kinsusは約2〜3年ごとに新たな製造施設を設ける拡張戦略を進めてきた。このペースは、新しいパッケージングプラットフォームを量産へ向けて拡大する動きとも整合する。

KinsusとTSMCが開発しているとみられる技術は、CoWoS-Lで使用される再配線層をなくすか、大幅に減らすものだ。CoWoS-Lでは、TSMC独自の局所的なシリコンブリッジを有機キャリアに埋め込んでいる。一方、EMIBのアーキテクチャでは、ブリッジをパッケージ基板自体に直接埋め込み、チップレットを追加のキャリア層ではなく基板上へ配置する。これにより、組み立て工程を2回の異なる接合から1回へ減らし、コストと熱抵抗を増やす材料層を取り除ける。

■拡大するIntelの顧客基盤、Google、Amazon、MediaTek、Nvidiaの動向

TSMCが危機感を強めている背景には、Intelが顧客の関心を具体的な受注へ結び付けていることがある。Googleは、Intelのパッケージング能力を数カ月にわたって検証した後、2028年に300万個を超えるカスタムTPU（Tensor Processing Unit）のパッケージングをIntelへ発注した。AmazonのAWS Trainium 3アクセラレータも、IntelのEMIB-Tプラットフォームの採用を目指していると報じられている。

MediaTekは2026年5月、2種類のパッケージング方式を使い分ける戦略を採用すると発表した。学習向けAIチップにはTSMCのCoWoSを使用し、パッケージサイズが現在のCoWoSの対応範囲を超える推論向け製品にはIntelのEMIBを採用するという。

最も大きな影響を及ぼす可能性のある顧客はNvidiaだ。複数の業界レポートによると、Nvidiaは4つのグラフィックスダイを単一パッケージに統合する将来のプロセッサ向けに、IntelのEMIBプラットフォームを評価している。この構成は、2028年ごろの投入が想定される次世代GPU「Feynman」に関連するものとされる。

ある予測では、Feynmanのパッケージング総量のうち、約25％をIntelのEMIB、約75％をTSMCのCoWoSが担うと見込まれている。Nvidiaは2025年9月、より広範なチップ共同開発パートナーシップの一環として、Intelへ50億ドル（約8050億円、1ドル＝161円換算）を投資している。

KeyBanc Capital Marketsのサプライチェーン調査によると、IntelのEMIB-Tプラットフォームは2026年7月中旬に98％の歩留まりへ到達し、TSMCのCoWoSと同等の水準になった。これが、TSMCの対応を伝えたThe Informationの報道の約2週間前だったことは、両者の関連性を示唆する。EMIB-TがCoWoSと同等の商用歩留まりを達成したことで、TSMCの顧客にとってEMIBへ切り替える選択肢を無視することが難しくなり、TSMCが技術面で対応する必要性も一段と高まったと考えられる。

■「EMIBライク」がもたらす性能と、CoWoSがなお優位な領域

競争の構図は、EMIBがCoWoSを単純に置き換えるというものではない。2つのアーキテクチャには異なるトレードオフがあり、それぞれ異なる顧客層や用途に適している。

EMIBは全面的なシリコンインターポーザを使用しないため、熱性能の改善が期待できる。局所的なブリッジは、全面インターポーザのように上部のダイからの放熱を妨げない。また、シリコンインターポーザはCoWoSパッケージの総コストの推定40〜60％を占めるため、大型パッケージのコスト削減にもつながる。

基板埋め込み方式は、プロセスノードにも依存しない。TSMC、Intel、Samsungなど、異なるファウンドリで製造されたダイを、全ダイで同じ製造プロセスを採用することなく、単一のEMIBパッケージに組み合わせられる。この柔軟性は、最先端ノードの演算用ダイと、より成熟した低コストのノードで製造するI/Oダイを組み合わせることの多い、ハイパースケーラーのカスタムチップに直接関係する。

CoWoSが明確な優位性を保つのは、極めて広い帯域幅を必要とする用途だ。CoWoS-Sの全面シリコンインターポーザは、EMIBの局所ブリッジ方式よりも、ダイ間通信における低遅延と高い相互接続密度を実現する。そのため、NvidiaはFeynman向けにEMIBを評価している一方で、主力GPUのBlackwellとRubinでは引き続きCoWoSを採用している。

帯域幅の大きさが処理能力を左右する学習向けワークロードでは、CoWoS-Sの性能上限は依然として他の方式を上回る。EMIBの強みは、より大型のパッケージ、より多くのHBMスタック、接続当たりの低コストという拡張性にある。これは、Google、AWS、MediaTekが開発するカスタムASICや推論アクセラレータの性格と合致する。

TSMCのEMIBライクなプログラムは、この顧客層をIntelへ譲るのではなく、両方式の差を埋めることを狙っているようだ。独自の埋め込みブリッジアーキテクチャを開発できれば、TSMCは高帯域幅の選択肢である既存のCoWoSファミリーに加え、大型パッケージ向けでコスト効率の高いEMIBライクなプラットフォームも提供できる。後者をIntelの施設に委ねる必要もない。EMIB型のコスト構造を求めながら、パッケージングをTSMCのサプライチェーン内に維持したい顧客にとって重要な意味を持つ。

■市場はニュースをどう受け止めたか、両社の株価が上昇した理由

7月30日に両社の株価がそろって上昇したことは矛盾しない。24/7 Wall St.のアナリストによると、パッケージング事業は現在、TSMCの年間売上高約1200億ドル（約19兆3200億円、1ドル＝161円換算）の約10〜15％を占める。信頼性のあるEMIBライクなプログラムは、TSMCの中核事業を脅かすことなく成長余地をもたらすことになる。

Intelの株価上昇は別の意味を持つ。世界最大のファウンドリであるTSMCがIntelのアーキテクチャを暗黙に評価したことは、EMIBがこれまで受けた中でも特に強力な第三者からの評価といえる。かつては限定的な問題に対するニッチな技術とも見られていたIntelのパッケージング技術が、支配的な競合企業から、同様の方式を開発するに値すると判断される段階へ達したことを示している。

より広い市場の論理は次のとおりだ。クラウドハイパースケーラーによるAIインフラへの設備投資は、2026年に約7000億ドル（約112兆7000億円、1ドル＝161円換算）に達する見通しであり、どのアーキテクチャが優位に立っても、その投資の一部はパッケージング工程を通過する必要がある。

Yole Groupは、先進パッケージング市場が2029年までに約695億ドル（約11兆1895億円、1ドル＝161円換算）へ拡大すると予測している。その規模では、TSMCによるEMIBライクな技術の開発は、既存シェアを奪い合うというより、市場全体の成長性を裏付けるものになる。より多くの競合企業が生産能力を提供すれば、パッケージングできるAIチップの総数が増え、市場全体も拡大する。

TSMCのCEOも第2四半期の決算説明会で、競合企業によるパッケージングサービスを脅威と見るのではなく、自社の生産能力にかかる圧力を緩和する手段として歓迎すると説明していた。その発言は、同社のエンジニアが進めるEMIBライクなプログラムが明らかになる約2週間前のものだった。振り返ってみれば、TSMCが歓迎するとしていた競争圧力は、すでに同社内部で具体的な技術対応を促していたことになる。

■次の展開、CoPoSとレチクル限界を超えるパッケージング競争

TSMCの対応は、EMIBライクなプログラムに限られない。同社は別に、CoPoS（Chip-on-Panel-on-Substrate）の開発も進めている。これは、従来の直径300mm（11.8インチ）の円形ウェハーではなく、310mm×310mm（12.2×12.2インチ）の正方形パネル上にパッケージを形成する技術だ。

正方形のパネルを使えば、長方形のチップを完全な形で切り出せない円形ウェハーの外周部分に生じる材料の無駄を減らせる。また、現在のシリコンインターポーザ方式やブリッジ方式が対応するものより、はるかに大きなパッケージを製造できる可能性がある。

モルガン・スタンレーのアジア太平洋テクノロジー産業チームは2026年半ば、CoPoSが従来の予定より早く、2028年にも量産へ移行する可能性があると予測した。その背景の一つとして、IntelのEMIB-Tから受ける競争圧力も挙げられている。

Intelにも、EMIBをパネルレベルへ拡張するロードマップがある。近い将来にレチクル限界の12倍を超え、最終的にはレチクル面積の50倍以上を収容できるパネルレベルのパッケージを目指している。こうした超大型パッケージング技術を、どちらが先に量産可能な段階へ到達させるかが、AIチップパッケージング市場の次の局面を左右する可能性が高い。

当面の要点はより明快だ。TSMCのエンジニアは、対応しようとしている競合技術の名を使って新プログラムを呼び、市場はその事実を好意的に受け止めた。半導体業界の競争で、このような率直な命名は珍しい。それは弱さというより、TSMCの切迫感を示している。そして現在のパッケージング市場では、供給のボトルネックこそが迅速な対応を求めている。

■注目ポイントQ&A

●EMIBパッケージングとは何ですか？TSMCのCoWoSとはどう違うのですか？

EMIB（Embedded Multi-die Interconnect Bridge）は、複数のチップレットとHBMスタックを単一のパッケージ内で接続するIntelの先進パッケージング技術です。CoWoS-Sのようにパッケージ底面全体へシリコンインターポーザを配置する代わりに、小型のシリコンブリッジを有機基板へ直接埋め込みます。ブリッジは、隣接するダイが高速でデータを交換する必要がある場所だけに配置されます。

これにより、高価なシリコン層を1層減らし、組み立てを2回の接合工程から1回へ簡素化できます。熱抵抗も抑えられ、パッケージをより大きな面積へ拡張できます。Intelは現在、標準的なレチクル限界の8倍を超えるパッケージをサポートし、2028年までに12倍以上を目標としています。これに対し、現在のCoWoS-Sの上限は約3.3倍です。

一方、CoWoSの全面インターポーザは、特に広い帯域幅を必要とするワークロードで、より高い相互接続密度と低遅延を実現します。Nvidiaの主力学習向けGPUであるBlackwellとRubinがCoWoSを使い続けているのは、このためです。

●CoWoSがすでに市場を支配しているのに、なぜTSMCはEMIBライクな技術を開発しているのですか？

CoWoSの生産枠が、2026年いっぱいに加え、2027年に入ってからの相当期間まで予約で埋まっているためです。多くの構成でリードタイムは52〜78週に達しています。同時に、AIチップは世代を追うごとに大型化し、CoWoSのインターポーザ方式で競争力のあるコストを維持できる限界に近づいています。

IntelのEMIBは、より大型のパッケージを比較的低いコストで扱うことで、両方の制約に対応します。GoogleのTPU、AmazonのTrainium 3、さらにNvidiaのFeynmanとされる将来製品での採用または評価が報じられています。

TSMCが自社のサプライチェーン内でEMIBライクな選択肢を開発できれば、パッケージング事業をIntelへ譲ることなく、埋め込みブリッジ方式のコストと拡張性を顧客へ提供できます。

●TSMCの新しいパッケージングプログラムで、Kinsus Interconnectはどのような役割を担うのですか？

Kinsus Interconnect Technologyは、台湾を拠点とするIC基板およびBGA基板メーカーで、半導体組み立てのサプライチェーンへ部品を供給してきました。TSMCの新プログラムでは共同開発パートナーと位置付けられ、新しい埋め込みブリッジ基板アーキテクチャの技術開発と製造工程の開発に参加するとされています。TSMCの仕様に沿って基板を製造するだけの役割ではありません。

これは、供給能力に制約のある基板メーカーという従来の立場から、技術開発を担う企業への大きな変化です。Kinsusは数年単位のペースで製造施設を拡張しており、その基板技術は、基板とダイの接続方法を作り直す今回のプログラムに適していると考えられます。

●IntelのEMIBの優位性は、すぐに失われるのでしょうか？

すぐに失われるわけではありません。また、見出しから想像されるような単純な状況でもありません。TSMCによるEMIBライクな技術の開発は、Intelのアーキテクチャが有効であることを裏付けますが、新しいパッケージング技術を開発し、大規模に商用化するには数年かかります。TSMCのCoPoSも、なお2028年の量産開始が想定されています。

短期的には、IntelはEMIB型パッケージングで2〜3年の量産面の先行を維持するとみられます。Google、Amazon、潜在的にはNvidiaなど、すでにIntelのプラットフォームを採用または評価している顧客が、TSMCの新技術で歩留まりと量産の実績が確立する前に注文を切り替える可能性は低いと考えられます。

長期的には、IntelがEMIB型のパッケージングを独占的に提供できる状況が崩れる可能性があります。TSMCがEMIBライクな技術の量産に成功すれば、埋め込みブリッジ方式のコスト上の利点を求める顧客は、Intelの施設を利用する必要がなくなります。今回の報道が示した競争上のリスクは直ちに表面化するものではなく、大規模な次世代AIチップの設計が進む2028年前後を見据えたものです。

元記事: TSMC Copies Intel’s Packaging Approach: New EMIB-Like Program With Kinsus Shakes Up AI Race