IntelやTSMCが注力する「ガラス基板」と「パネルレベルパッケージング」、5年で10倍以上の市場成長予測

AI半導体の急速な巨大化に伴い、従来のシリコンウエハーや有機基板の物理的限界を打破する技術として「ファンアウト・パネルレベルパッケージング（FO-PLP）」と「ガラス基板」への注目が集まっている。調査会社Counterpoint Researchの予測によると、同市場は今後5年間で10倍以上に急拡大する見通しだ。IntelやTSMCをはじめとする世界的な半導体メーカー各社が、この次世代パッケージング技術の採用に向けて激しい開発競争を繰り広げている。

■AI半導体の巨大化がもたらす「ウエハー」と「素材」の限界

半導体業界がパッケージング技術の移行を迫られている背景には、2つの物理的な限界が存在する。1つ目は「形状（ジオメトリ）」の限界だ。半導体チップは丸いシリコンウエハーから切り出されるが、チップ自体は四角形であるため、チップが大型化するほど丸いウエハーの端に無駄な領域が生じてしまう。現在のAIチップは極めて巨大化しており、露光装置が1回でパターン形成できる最大面積である「レチクル限界」を超えつつある。例えば、米NVIDIA（エヌビディア）の「Blackwell」GPUはすでにレチクル限界の約3.3倍に達しており、次世代の「Vera Rubin」では約4倍に達するとみられている。FO-PLPは、丸いウエハーではなく大型の長方形パネル上でパッケージを構築することでこの問題を解決する。端の無駄を大幅に削減し、1回の工程でより多くのユニットを処理できるため、面積利用率は最大75%に向上し、コスト削減につながるという。

2つ目は「素材」の限界だ。パッケージが大型化すると、製造工程の加熱時にその下にある基板が反ってしまう問題が生じる。従来の有機（プラスチックベース）基板は反りが大きく、歩留まりを悪化させる要因になっていた。これに対しガラスは、熱膨張率がシリコンに近いため、加熱されても平坦性と寸法安定性を維持できるという利点がある。

■IntelとTSMCが牽引する技術シフト

Intelは2023年にガラス基板を先端パッケージングのロードマップに組み込み、2026年1月の「NEPCON Japan」では、同社の2.5Dパッケージング技術「EMIB」とガラスコア基板を組み合わせたサンプルを展示した。ただし、同社はガラス技術を自社で量産するのではなく、ライセンス供与する方針に転換したと報じられている。

一方、TSMCは昨年、ガラスコアへの移行を視野に入れた310×310mmのパネルプラットフォーム「CoPoS（Chip on Panel on Substrate）」を発表した。同社は子会社のVisEra（采鈺科技）にパイロットラインを設置し、2027年に試作、2028年後半の量産開始を目指しているとされる。

地域別では、Counterpoint Researchは2030年までに東アジア（台湾、日本、中国）がパネルレベルパッケージングの生産能力の84.8%を占めると予測しており、特に日本はガラス分野への投資により最も急速な成長を遂げるとみている。

■世界中で激化する開発競争

この開発競争は、業界をリードする2社だけにとどまらない。日本のラピダス（Rapidus）は、米Lam Researchの装置を用いて600×600mmのガラスパネルパッケージングを開発中だ。また、イビデンや台湾のInnolux（群創光電）はTSMCと共同でガラスコアの開発を進めている。中国のBOE（京東方科技集団）は2026年5月に米Corningと3年間の覚書を締結し、ガラスのパイロットラインの稼働を開始した。Visionox（維信諾）もガラス関連設備の拡張を進めている。

韓国勢では、SKC傘下のAbsolicsが先行しており、米ジョージア州コビントンの工場で量産準備を進め、米AMDにサンプルを出荷しているとされる。Samsung Electro-Mechanics（サムスン電機）は日本の住友化学グループとのガラスコア合弁事業の最終調整に入っているとされ、LG InnotekはUTIと共同でガラス基板プロセスの開発を進めている。さらにSamsung Electronics（サムスン電子）もガラスインターポーザに取り組んでいる。各社は2027年から2030年の間に、主要なAIチップ顧客からの採用獲得という同じ目標に向けて動いている。

■実用化の鍵を握る「TGV」プロセスの壁

巨額の投資が行われているものの、この移行を実現する上で依然として大きな障壁となっているのが「TGV（Through-Glass Via：ガラス貫通電極）」プロセスだ。ガラス基板を垂直に貫通する電気的接続を形成するには、脆い素材であるガラスに対して極めて高い一貫性で微細な穴をあけ、位置を合わせる必要がある。このTGVの歩留まり向上は、商業化における最大の未解決課題とされている。ガラスの脆さとTGVプロセスの複雑さから、現在のガラス基板の製造歩留まりは、コスト効率に見合う大量生産レベルを大幅に下回っていると業界では推測されている。この課題を最初に克服した企業が、AI時代がもたらした新たなパッケージング分野において、業界標準を確立し、価格決定権を握ることになるだろう。

■注目ポイントQ&A

●ファンアウト・パネルレベルパッケージング（FO-PLP）とは何ですか？

FO-PLPは、丸いシリコンウエハーの代わりに、大型の長方形パネル上でパッケージを構築する先端半導体パッケージング技術です。「ファンアウト」とは、パッケージの接続端子をチップのフットプリント（投影面積）の外側まで広げて配置する技術で、チップを大型化することなく、より多くの入出力ピンを配置できます。長方形のパネルを使用することで、丸いウエハーに比べて端の無駄な領域が大幅に減り、一度に多くのユニットを処理できるため、面積利用率が最大75%に向上し、コストを削減できます。これにより、現代のAIやハイパフォーマンスコンピューティング（HPC）向けチップが必要とする極めて大型のパッケージに適しています。

●なぜAIチップにガラス基板が使われるのですか？

AIチップのパッケージが大型化するにつれ、製造時の熱によって基板が反りやすくなる問題が生じます。従来の有機（プラスチックベース）基板では、大型パッケージにおいて歩留まりを低下させるほどの反りが発生してしまいます。ガラスは熱膨張率がシリコンに近いため、加熱されても平坦性と寸法安定性を維持できます。また、ガラスは高い平坦性と優れた電気的特性を備えており、大型のAIプロセッサが必要とする高密度な相互接続や信号の完全性（シグナルインテグリティ）の維持に貢献するため、有機基板に代わる有力な候補となっています。

●TSMCの「CoPoS」とは何ですか？

CoPoS（Chip on Panel on Substrate）は、TSMCが提唱するパネルレベルパッケージングのプラットフォームです。310×310mmのパネルフォーマットを採用し、将来的にガラスコア基板への移行を予定しています。業界の報道によると、TSMCは子会社のVisEraにおいて2026年にパイロットラインを設置し、2027年に試作、2028年後半の量産開始を目指しています。従来の丸いウエハーキャリアを四角いパネルに置き換えることで、丸型フォーマットで生じていた端や角の無駄な領域を排除し、利用効率を向上させます。なお、これらは同社の目標であり、技術の成熟度に応じて変更される可能性があります。

●TGV（ガラス貫通電極）とは何ですか？

TGV（Through-Glass Via）は、ガラス基板を垂直に貫通する微細な穴をあけ、そこに導電性材料を充填することで、ガラスの表裏間で電気信号を通せるようにする技術です。TGVはガラスをパッケージ基板として機能させるために不可欠な技術であり、高密度な3次元相互接続を可能にします。しかし、ガラスは脆いため、微細な穴を一貫して安定して形成することは極めて困難です。大規模な生産において信頼性が高く高歩留まりなTGVを形成することは、ガラス基板の実用化に向けた最大の課題とされています。TGVの歩留まり改善の進捗は、ガラス基板を用いたパッケージング技術がどれだけ早く普及するかを示す重要な指標となります。

元記事: Intel and TSMC Pile In as Glass Substrates and Panel Packaging Head for 10x Growth